[請益] Xilinx FPGA Virtex2p && ISE
大家好~
想在FPGA上驗證一個用Verilog寫好的design(叫做 A)
目前遇到了一些問題
想請教版上有經驗的大家
A 已經用design vision with UMC .18 cell library合成後
跑post-synthesis simulation後，確定functionality是正確無誤
可是 A 經由 ISE 的flow合成 && P&R後
跑ISE中的Post-place and route simulation
有一些輸出腳位都是 Z (high impeadance)
在FPGA prototyping時
是不是需要有一些Verilog的寫法需要注意??
才不會造成最後結果不如預期....
卡了好久 快瘋了
謝謝大家
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※ 發信站: 批踢踢實業坊(ptt.cc)
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