[問題] FPGA鍵盤使用Verilog進行操控
各位大大好,本人最近要使用Verilog來撰寫可以使用上面的4*4鍵盤
現在目前遇到的問題是,由於考量到Debounce的因素,所以想請問一下
1.大多Debounce設幾秒較為恰當?
2.由於要求要連續讀取兩個數值,本人採用Finite State的方式(第一個state讀第一個
數值,第二個便讀第二個)進行撰寫,但發現由於設定第一個state讀取到第一個數值時便
立刻換到第二個state,會因為Debounce後產生的連續訊號延續到下個state而造成第二
個state會有直接讀取的疑慮。請問該如何解決?謝謝!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.34.25.243
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