[問題] VCS+Nanosim 混訊模擬

看板Electronics作者 (豆)時間8年前 (2016/07/01 00:34), 8年前編輯推噓8(8推 0噓 11→)
留言19則, 1人參與, 最新討論串1/1
小弟目前做了一個混訊電路，模擬時使用VCS+Nanosim來進行 現在遇到一個threshold voltage的問題 就我自己從nWave開啟的波型來看，假設製程電壓為1V 在數位邏輯的判斷上，0和1分別對應的電壓值非常模糊 但這點跟我找到的user guide並不相同，裡面說是取各自的30%做為threshold voltage 也就應該要是0.7V和0.3V，我想請問這個部分是不是我哪個地方設定不正確才會跟user guide寫的不相同 另外我有找到set_node_thresh的指令說是可以更改default的設定 有個網路上的例子是set_node_thresh 0.35 1 v=0 evt=0 但是即使是在user guide內也沒有詳細說明後面的那串參數 現在我想直接弄成single threshold，直接以0.5V做為分界去判斷Logic的值 因為在網路上混訊模擬的相關資訊非常稀少 所以才上來版上詢問有沒有版友知道要怎麼修改 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.134.38.56 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1467304463.A.D94.html
推
07/01 07:46, , 1F
是SINGLE　POWER還是DUAL POWER?
07/01 07:46, 1F
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07/01 07:47, , 2F
如果電源只有一組　其實不太需要設定那些東西
07/01 07:47, 2F
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07/01 07:48, , 3F
你可以在CHECK LOG FILE搞不好是其他問題
07/01 07:48, 3F
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07/01 07:49, , 4F
混訊模擬的環境　CISTOMSIM 比較好用　
07/01 07:49, 4F
推
07/01 07:51, , 5F
感覺你應該是模擬FILE就有問題了　不是設定的問題
07/01 07:51, 5F
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07/01 07:55, , 6F
CUSTOM-SIM
07/01 07:55, 6F
s大你好，我目前是將數位和類比的power分開連接(但是VDD都是1V)，這樣應該算是dual power? 另外就是這部分模擬的問題，由於我僅能從我目前所獲得的資訊來判斷 我的認知是這套混訊模擬軟體基本上數位的部分用VCS來跑，指定為類比的部分則使用 nanosim來跑，而實際上混訊的部分只是將數位類比介面的電壓電流訊號做一個轉換 所以如果將數位和類比分開來個別模擬時都可以正確work，那連接起來有問題時，我想問 題應該是出在連接的介面上(也就是我說的設定的問題)，並不會是模擬時的verilog或 spice的問題 這個結論是我以我所查找到的資料後，自己所做出的推論，但不知道這點有沒有理解錯誤 ※ 編輯: hkrist (220.134.38.56), 07/01/2016 11:20:24
推
07/01 15:30, , 7F
有點不懂你說的　VCS+NANOSIM　COSIM環境是一起跑　
07/01 15:30, 7F
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07/01 15:33, , 8F
你是VERILOG TOP還是SPICE TOP?
07/01 15:33, 8F
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07/01 15:34, , 9F
你可以CHECK一下有沒有認到你的POWER NET
07/01 15:34, 9F
推
07/01 15:48, , 10F
我之前指的是說一些檔案VCSAD.INIT這些　有沒有寫錯
07/01 15:48, 10F
推
07/01 15:56, , 11F
然後就是數位與類比模組的SYMBLE NAMING順序很容易錯
07/01 15:56, 11F
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07/01 15:58, , 12F
你如果是SPICE TOP 那要建數位的SYMBOL 且順序與HDL要合
07/01 15:58, 12F
VCS+Nanosim是CIC的課程講義是這樣寫，主要好像是指VCS可以進行混訊模擬(VCS本身模 擬數位電路)，而將指定的類比電路使用(call?) Nanosim來模擬 所以才會寫VCS+Nanoasim 我這邊最上層是使用verilog top，在這層下面是三個電路(verilog, spice, spice)連接 最上層verilog裡面並沒有宣告power net，而下層的兩個spice檔分別都有宣告各自的 power net並且給定電壓，這點在波型圖中可以確認到是有吃到電壓值 就如同你所說的可能是.init檔或是cfg檔的問題，這個我認為是設定的問題，應該只是我 們描述的方式不同，指的都是同一件事 另外今天又做了幾個模擬的嘗試，發現下層其中的一個spice功能並不是全部fail 這個spice有兩個input current，這兩個input會經過一組pmos組成的switch來決定要使用 哪一個，但測試時發現只有某一邊的輸入可以正確work，而另一邊則會fail 然而如果將這個spice單獨使用nanosim或hspice來模擬時，使用兩個input中的任一個， 都能確定功能可以正常運作 目前這點讓我覺得比較弔詭，還想不出可能的原因 ※ 編輯: hkrist (220.134.38.56), 07/01/2016 18:08:20
推
07/01 18:20, , 13F
建議看仔細log file 確定界面連線
07/01 18:20, 13F
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07/01 18:22, , 14F
我做是標準做法 沒什麼問題
07/01 18:22, 14F
推
07/01 20:54, , 15F
不過cfg一般用於設定nanosim的模擬條件
07/01 20:54, 15F
推
07/01 20:54, , 16F
跟cosim沒直接關係
07/01 20:54, 16F
好的，謝謝s大的建議 想請問一下如果是介面上的問題，比較有可能在log檔內看到怎樣的訊息呢? 還有您指的標準做法，可以稍微說明一下讓我了解嗎? ※ 編輯: hkrist (220.134.38.56), 07/02/2016 00:58:26 ※ 編輯: hkrist (220.134.38.56), 07/02/2016 01:00:07
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07/02 11:52, , 17F
感覺有點隔空捉藥　你跑完後其實多很多檔案　
07/02 11:52, 17F
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07/02 11:54, , 18F
.MAP .DGL都要檢查一下
07/02 11:54, 18F
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07/02 11:55, , 19F
標準做法conpile　netlist 建partition後　執行simv
07/02 11:55, 19F
OK，至少知道.map和.dgl都要檢查 另外也確定我的做法跟標準做法是相同的，又再排除掉了一些可能出錯的因素 ※ 編輯: hkrist (220.134.38.56), 07/03/2016 00:18:24
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