[請益] 0.18 layout問題請益已刪文

看板Electronics作者 (( ･ω･`))時間5年前 (2018/12/30 22:28), 5年前編輯推噓14(14推 0噓 18→)
留言32則, 9人參與, 6年前最新討論串1/1
如題 https://i.imgur.com/iB75OAf.jpg
小弟目前正在利用這個電路圖 實現DFlipFlop的transistor level的layout 目前我研究了電路之後 已經先行將圖上的M1-M8製作成四個inverter 該inverter已經模組化 包含VDD GND電源接地的layout 但是目前問題來了 當畫上M9-M12的時候 由於M9 M12在NMOS的body要接GND M10 M11在PMOS的body需要接VDD 請問一下要怎麼接M9-M12的body至正確的電壓點呢？ 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.134.88.226 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1546180130.A.635.html
推
12/30 23:08, 5年前 , 1F
Nmos 在一起，pmos 放在一起
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12/30 23:09, 5年前 , 2F
多數人的畫法是下方是一排的nmos 上方則是pmos
12/30 23:09, 2F
的確 不過下面這四顆落單的 最大的問題是他們的body這隻腳要怎麼畫 ※ 編輯: amateuruser (220.134.88.226), 12/30/2018 23:14:00
推
12/30 23:54, 5年前 , 3F
該拉那裡就拉那裡啊 ....
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12/30 23:55, 5年前 , 4F
你應該是不要 模組化 PN分開 最後拉WELL
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M大 我是想問下面四顆MOS的WELL畫法 因為LVS起初認不到這四顆MOS ※ 編輯: amateuruser (220.134.88.226), 12/31/2018 01:25:59
推
12/31 02:47, 5年前 , 5F
WELL+bulk 跟上面那四顆連法一樣囉 再打上GND VDD
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12/31 02:47, 5年前 , 6F
這樣就會過了
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推
12/31 02:51, 5年前 , 7F
我沒記錯的話 這 M2就能解決的東西
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12/31 02:51, 5年前 , 8F
你最好找一個人重新跟你再講講LAYOUT原理
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12/31 02:52, 5年前 , 9F
這樣你可能會比較清楚
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12/31 02:52, 5年前 , 10F
你打BODY的目前就是拉的夠低或夠高讓GB有壓差
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12/31 02:53, 5年前 , 11F
所以（不計好壞的話） 你怎麼打都可以 只要打夠就好
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12/31 02:54, 5年前 , 12F
一般啦 都是先LAYOUT implant gate contact等
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12/31 02:55, 5年前 , 13F
最後再去畫WELL
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M大 我目前畫起來是這樣 https://i.imgur.com/vOhhTQJ.jpg
LVS產生的 Netlist sp 找不到PMOS 請問一下如何繪製呢 謝謝 ※ 編輯: amateuruser (220.134.88.226), 12/31/2018 10:51:54
推
12/31 11:00, 5年前 , 14F
你中間最下方那兩個標上VDD就可以了
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12/31 11:00, 5年前 , 15F
還有 你的layout大有問題 找個朋友或是熟悉的人
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12/31 11:01, 5年前 , 16F
在你身邊教教你吧
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推
12/31 11:04, 5年前 , 17F
其他顏色對應的層我沒有對照表 就不幫您用眼debug了
12/31 11:04, 17F
推
12/31 12:29, 5年前 , 18F
好奢侈的畫法QQ
12/31 12:29, 18F
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12/31 12:37, 5年前 , 19F
數位的話PMOS不用畫不同Well的 太浪費空間
12/31 12:37, 19F
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12/31 12:38, 5年前 , 20F
像樓上M大說的 找個人教教你吧
12/31 12:38, 20F
推
12/31 13:30, 5年前 , 21F
同電位的well 畫一大塊就好.... PMOS 放一起，NMOS 放一起
12/31 13:30, 21F
推
12/31 13:30, 5年前 , 22F
P 全部放一起 N也全放一起 P共NW
12/31 13:30, 22F
回G大 我這個是final project 面積好像沒有特別限制 只差在要建議大小長寬盡量1:1 回C大 如果要這樣擺 看起來會導致電路面積變長 以及下面四顆MOS會變成拉很長的metal到 指定內部Inv吧？
推
12/31 15:26, 5年前 , 23F
四顆反向器的佈局可以vdd vss各兩個相互共用 這樣太
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12/31 15:26, 5年前 , 24F
浪費面積了XD
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回a大 不過如果將inv的所有VDD GND拆掉 等inv跟下面四顆MOS連線完畢後再回頭加入VDD GND會比較好嗎？ ※ 編輯: amateuruser (220.134.88.226), 12/31/2018 15:38:57
推
12/31 16:22, 5年前 , 25F
可以試按照電路圖擺mos mos之間取最小的rule metal
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12/31 16:22, 5年前 , 26F
按照尤拉路徑去連線 空間取好 目的讓post sim效能更
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12/31 16:22, 5年前 , 27F
好
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推
01/01 01:02, 6年前 , 28F
像vdd vss這些可以不用自己慢慢疊 只要知道最小rule
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01/01 01:02, 6年前 , 29F
用陣列叫完就好 laker快捷鍵記得是o 如果沒有可能
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01/01 01:02, 6年前 , 30F
要去設定他的pdk
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推
01/01 12:27, 6年前 , 31F
這面積好像有點太浪費了，上下堆疊會不會更緊密呢？
01/01 12:27, 31F
推
01/01 19:21, 6年前 , 32F
一年後如果還在IC設計這行，應該會臉紅到無地自容吧!
01/01 19:21, 32F
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