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討論串[問題] verilog 關於 clock sync 的問題
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#1
[問題] verilog 關於 clock sync 的問題
推噓0(0推 0噓 5→)留言5則，0人參與, 最新作者kasl (小麻雀)時間12年前 (2011/09/14 22:07), 編輯資訊
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我的 design 裡外部輸入 ACLK 為 25ns. 經過 PLL 輸出為 1ns (40x) 給 CPU 用. 另外想要把 1ns 除以5倍頻(5ns)給另一個 module 用. 5倍頻的程式在網路上找的 如下. http://www.cnblogs.com/yuxi/archive/200
(還有106個字)
#2
Re: [問題] verilog 關於 clock sync 的問題
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者kasl (小麻雀)時間12年前 (2011/09/15 08:32), 編輯資訊
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自問自答 ..... 我去控制除以5倍頻的 rstn. 在 PLL lock 後 用 ACLK 先敲過一次 rstn 再送給除以5倍頻的電路. 讓 MCLK and ACLK rising edge sync 在一起. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 111.2
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