Re: 如何做設計驗證？
Vera, Specman e, 或是System Verilog還是需要人去寫
testbench, 自動產生pattern, 實際還是要靠妳寫的一
些constrain rule去讓這些tool去產生, 另外還有test
senario怎來, 如何定coverage index這些都還是要人
用這些Tool提供的程式語言來寫!
原作者問題, 可以參考Writing Testbenches
※ 引述《acelp (未來，一直來一直來)》之銘言：
: 有專門做verification的tool
: 有興趣去看一下vera 他可以做SOC的驗證
: 自動產生pattern 號稱coverage超高的
: FPGA事實上合成跟target chip不一樣 還是有一些風險的
: 而且FPGA還是要人去測 還是有pattern coverage的問題
: ※ 引述《overboy.bbs@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: : 用 FPGA 測，也應該會用一些 Patterns 來 run, 如果這些 patterns coverage
: : 不夠，怎麼辦？（那我們怎麼知道 coverage 不夠？要等到 Chip 回來才知道嗎？）
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