Re: [問題] verilog問題
※ 引述《evered05 (evered)》之銘言：
: 現在要寫一個16bit 2's complement的加法器
: 我的想法是說用16bit 的fulladder去修改
: 因為在a,b兩個輸入都為正或都為負且相加會overflow時才會發生錯誤
: 所以想要加 if這個指令去控制,但是寫出來也不知道錯誤在哪邊....
: 剛摸verilog跟他很不熟QQ
: 就來請教板上的大家了~~
用signed宣告吧
synopsys的coding style有特別提到
我覺得最要注意的是
assign a[7:0]=b[7:0]+c[1:0];
跟
assign a=b+c;
會有不同的行為
前者"不"會以2's complement的方式展開c (c=10-> 00000010)
後者就會 (c=10 -> 11111110)
反正就是在做datapath的話
要很小心sign的問題
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◆ From: 218.160.180.191
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