Re: [請益] 第一份工作選擇
※ 引述《pttlawrence (msdj13)》之銘言：
個人意見
這三間公司內部狀況我不清楚，所以在此單純討論工作性質
: 公司 亞睿 RDC Dorado
: 職稱 IP verification IC數位工程師 ＦＡＥ
: 薪水 6Xk*14個月 5Xk*14個月 ？14個月
: 分紅 小公司無 小公司無 4-6個月
: 地點 台北 新竹 新竹
: 工時 9-8 9-X 9-X
: 住宿 家裡 租房 租房
: 第一間
: 優：住家裡可以存很多錢，比較有自己生活，不會加班加很晚。
: 缺：怕未來無法轉design，也不知驗證在台灣發展如何。
個人覺得 verification 絕對是未來的趨勢
可參考 EDA tool vendor 的 slide（不論 S 家或 C 家）
以現今開發 SOC 的資源比例，verification 跟 design 已經是 1:1 甚至還超過
光看 SNUG 的 topic，2000 年初頭時還有人在討論 digital design
現在早就沒人討論那個了（因為已成熟），反而 verification 成為一個專門的項目
所以以未來性而言，verification 不用擔心
君不見一些外商在台灣不招 design 只招 verification 嗎
前一陣子甚至搶手到只要會寫 SystemVeriog 就可以進了，其他的進去再學
但你絕對不會看到有公司招 designer 只要求會寫 Verilog 就可
不過如果你的目標很明確是要做 design，那 verification 就不用考慮了
雖然都是要讀 spec、都是要寫 code，但整個概念是不一樣的
: 第二間
: 優：小公司可以學比較廣，design流程中找到自己擅長的，未來再找那方面工作。
: 想要跳大公司design感覺比較有機會。
: 缺：要租房子，錢也比較少，具版友說每年都由虧轉盈，會怕。
digital designer 滿街都是，跳大公司不見得比較有機會
以我前公司的狀況來說
要不是 MTK 前陣子瘋狂徵人，不然其實很多 designer 是進不了 MTK 的
而走掉的 verification engineer 不論資歷，都是往更好的公司去
一樣，如果你目標明確想做 design，那就選這間吧
但如果你有考慮 design 轉 verification 的話，那就別浪費時間了
整個概念、code 的結構，都是完全不一樣的
拿 SystemVerilog + UVM 卻寫的像純 Verilog 寫 direct pattern，這能看嗎？
: 第三間
: 優：雖然不知道底薪，但年薪應該是最高的。
: 缺：FAE未來想轉職好像很難（不太可能）。
從 FAE 要轉 RD 的確是比較困難（我只看過 RD 轉 FAE 的）
而且由於沒有 RD 的經驗，所以你很難確實搞懂 design 的內容或 root cause 的細節
（一來可能是 RD 懶得教的太清楚
二來可能是 RD 願意教但由於你沒有 RD 的經驗，聽的似懂非懂
三來是某些公司不希望對 FAE 講太多避免在客戶面前說溜嘴）
不過 FAE 的特點是常跑客戶又可以接觸到一些技術
所以如果你的個性比較喜歡接觸人的話，做 FAE 倒也是個選擇
FAE 不會是最後一道防線，所以解不出問題還可以放大絕：『我回去問一下 RD』
但是由於是要直接面對客戶，所以不耐罵、臉皮薄的話可能就不要考慮了
我們常說 FAE 的薪水裡絕大部分是遮羞費
另外，FAE 轉 PM 倒也是一條路
畢竟他比較常跟客戶喇低賽，講起數據是比龜在公司內部的 RD 要厲害
（至於數據的真實性和可信度在此不討論）
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