Re: [請益] 純軟往ic演算法易遇到的困難

看板Tech_Job作者 (april75)時間9月前 (2024/01/24 16:53), 9月前編輯推噓-2(4推 6噓 22→)
留言32則, 14人參與, 9月前最新討論串2/5 (看更多)
純軟往ic會遇到的最大困難 就是你之前的學校夠不夠好 科系正不正確而已 verilog說穿了就是比c++簡單 熟c++的要轉verilog根本完全沒難度 但為什麼想轉卻沒人要？ 就是學校不夠好科系不正確而已 因為ic的缺就是遠比軟體少 所以ic就是有資格這樣挑人 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 49.216.131.12 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1706086381.A.DE8.html
推
01/24 16:55, 9月前 , 1F
你不要這麼專業好嘛
01/24 16:55, 1F
推
01/24 17:02, 9月前 , 2F
確實
01/24 17:02, 2F
→
01/24 17:02, 9月前 , 3F
最好還純血加實驗室正確
01/24 17:02, 3F
→
01/24 17:11, 9月前 , 4F
同事跳去三線豬屎屋上班後，也說艾希低賽叻僅找四
01/24 17:11, 4F
→
01/24 17:11, 9月前 , 5F
大碩博畢的。但是做出來的艾希還是不太靈光。
01/24 17:11, 5F
推
01/24 17:11, 9月前 , 6F
應該說語言本身不是重點，verilog語法的確沒cpp難
01/24 17:11, 6F
→
01/24 17:11, 9月前 , 7F
。但關鍵是為什麼要這樣設計，時序問題/功耗問題/
01/24 17:11, 7F
→
01/24 17:11, 9月前 , 8F
面積問題，有些算法可以軟體在cpu/gpu上跑，有些就
01/24 17:11, 8F
→
01/24 17:11, 9月前 , 9F
是考慮上述因素後得用專用硬體來實現，而這些你沒
01/24 17:11, 9F
→
01/24 17:11, 9月前 , 10F
有相關經驗根本無法理解。所以大家才挑學校和實驗
01/24 17:11, 10F
→
01/24 17:11, 9月前 , 11F
室（修課/做實驗/研究主題）
01/24 17:11, 11F
→
01/24 17:12, 9月前 , 12F
他也目賭了一組艾希團隊被砍掉。
01/24 17:12, 12F
→
01/24 17:12, 9月前 , 13F
東西搞爛了。該殺頭還是得殺頭
01/24 17:12, 13F
噓
01/24 17:26, 9月前 , 14F
最好verilog簡單啦 你要亂寫當然簡單 寫好的都可以
01/24 17:26, 14F
→
01/24 17:26, 9月前 , 15F
發paper拿博士了
01/24 17:26, 15F
→
01/24 17:34, 9月前 , 16F
這種把Verilog當C在寫的 難怪面試被直接刷掉XD
01/24 17:34, 16F
噓
01/24 17:46, 9月前 , 17F
說RTL簡單？你有辦法寫出效能、面積、功耗都最佳的
01/24 17:46, 17F
→
01/24 17:46, 9月前 , 18F
才是真功夫
01/24 17:46, 18F
→
01/24 17:48, 9月前 , 19F
你的RTL架構夠棒還可以申請專利咧
01/24 17:48, 19F
噓
01/24 18:05, 9月前 , 20F
verilog寫code本來就不難，難的是背後要有的數位電
01/24 18:05, 20F
→
01/24 18:05, 9月前 , 21F
路相關知識。做實體IC要考量面積功耗效能。硬體描
01/24 18:05, 21F
→
01/24 18:05, 9月前 , 22F
述語言是寫電路，不是單純寫程式好嗎？
01/24 18:05, 22F
→
01/24 19:10, 9月前 , 23F
奇文共賞
01/24 19:10, 23F
→
01/24 19:25, 9月前 , 24F
所以說，要對Verilog 很熟，很想做IC設計的人要去
01/24 19:25, 24F
→
01/24 19:25, 9月前 , 25F
哪一間學校以及什麼實驗室唸才對？
01/24 19:25, 25F
做和演算法有關的當然就會去看你哪個實驗室 其他ic設計說真的就是看tool使用的熟練度 在學校學的那一套在公司用處都不大 一般去公司都要重學一次 但公司當然希望找來的人腦袋夠好 可以最短時間內學的最好 而學校和科系所帶出的學測成績 就是腦袋等級的最好指標 ※ 編輯: april75 (49.216.131.12 臺灣), 01/24/2024 19:34:45
噓
01/24 20:53, 9月前 , 26F
c寫得好verilog就會寫不好因為會用軟體的思維
01/24 20:53, 26F
噓
01/24 21:50, 9月前 , 27F
誰說C寫得好 verilog就一定寫不好?
01/24 21:50, 27F
→
01/24 21:51, 9月前 , 28F
verilog寫不好不是因為C不好，是電路腦不好
01/24 21:51, 28F
推
01/25 01:11, 9月前 , 29F
功耗跟面積老實說rtl 能貢獻的超少趴數
01/25 01:11, 29F
噓
01/25 06:23, 9月前 , 30F
C可以亂寫 純軟現在很多連C都不用 都用python了
01/25 06:23, 30F
→
01/25 06:24, 9月前 , 31F
硬體設計是實打實的每個資源都要省都要爭
01/25 06:24, 31F
→
01/25 06:25, 9月前 , 32F
你做出來面積比較大 功耗比較多 結論就是沒人用
01/25 06:25, 32F
‣ 更多 april75 的文章
文章代碼(AID): #1biC_jte (Tech_Job)
討論串 (同標題文章)
完整討論串 (本文為第 2 之 5 篇)：
排序： 最舊先 | 最新先 | 留言數
在新視窗開啟完整討論串 (共5篇)
‣ 更多 april75 的文章
文章代碼(AID): #1biC_jte (Tech_Job)